La respuesta de Intel al 3D V-Cache de AMD toma forma con más detalle. El filtrador @jaykihn0 ha revelado las configuraciones exactas de los modelos Nova Lake-S que incorporarán bLLC (big Last Level Cache), y el número es mayor de lo que se esperaba: al menos cinco SKUs distintos repartidos en tres niveles de nomenclatura diferentes.
La distinción de nombres ya anticipa cierto caos. Los modelos de doble Compute Tile con 44 y 52 núcleos llegarán bajo la etiqueta Core Ultra 400DX. Los modelos de tile único con configuraciones 8P+16E y 8P+12E más bLLC se venderán como Core Ultra 400D —bajo las familias Core Ultra 9 y Core Ultra 7 respectivamente. El quinto modelo con bLLC, configuración 6P+12E, aparecerá simplemente como Core Ultra 9 sin sufijo adicional.
| SKU | Procesadores / Hilos | Memoria Caché (incl. bLLC) |
|---|---|---|
| Intel Core Ultra 400DX #1 | 52C/52T (16 + 32 + 4) | 288 MB Caché |
| Intel Core Ultra 400DX #2 | 44C/44T (16 + 24 + 4) | 264 MB Caché |
| Intel Core Ultra 9 400D #1 | 28C/28T (8 + 16 + 4) | 144 MB Caché |
| Intel Core Ultra 7 400D #2 | 24C/24T (8 + 12 + 4) | 132 MB Caché |
| Intel Core Ultra 9 | 22C/22T (6 + 12 + 4) | 108 MB Caché |
I’d also like a clarification if possible
For bLLC SKUs
Full (8+16) bLLC tile = 144MB L3Do (8+12) and (6+12) based options also have full 144MB enabled or some of that is disabled? (like on current 8+12/6+12 based CPUs which don’t have full 36MB available)
— three twenty six (@326powah) April 14, 2026
El mecanismo del bLLC es fundamentalmente distinto al apilamiento 3D que usa AMD. En lugar de apilar memoria sobre el die del procesador, Intel añade caché directamente dentro de los clústeres de núcleos. Cada clúster de núcleos P-Core incorpora dos bloques de 12 MB, mientras que cada clúster de E-Cores suma un bloque de 12 MB. Esto significa que la cantidad total de caché bLLC escala proporcionalmente con el número de clústeres —razón por la cual el modelo de 52 núcleos alcanza 288 MB y el de 22 núcleos se queda en 108 MB.
So, as far as I understand:
16+32 288MB = Core Ultra X9
16+24 264MB = Core Ultra X7
8+16 144MB = Core Ultra 9
8+12 132MB = Core Ultra 7
6+12 108MB = Core Ultra 5All of those are fully unlocked K-series bLLC SKUs, is that correct?
— Vectral (@Vectral555) April 18, 2026
P cluster + E cluster
4*(2×12) + 3*12
One P cluster has two shared slices of 12.
One E cluster has one slice of 12.— Jaykihn (@jaykihn0) April 18, 2026
Con la producción masiva prevista para el cuarto trimestre de 2026, los detalles de especificación se están finalizando ahora. Lo que queda por ver es si esta arquitectura de caché distribuida dentro del die ofrece ventajas de latencia comparables a las del V-Cache apilado de AMD, que lleva generaciones demostrando su efectividad en gaming y —cada vez más— en cargas de IA local.
Fuente: X @jaykihn0
