La evolución de la memoria DRAM entra en una nueva fase en la que reducir el tamaño ya no es suficiente. Samsung está apostando por rediseñar la estructura interna de sus chips con el proceso 10a, que según estimaciones de la industria se sitúa en torno a 9,5-9,7 nm, marcando un cambio de enfoque clave para los próximos años.
En lugar de depender únicamente de la litografía, la compañía plantea sustituir la clásica celda 6F2 por un diseño 4F2, más compacto. Este ajuste permitiría aumentar la densidad entre un 30% y un 50% en la misma superficie, un salto relevante en capacidad. Para hacerlo viable, se introducen varias innovaciones: un transistor vertical VCT, el uso de materiales IGZO (óxido de indio, galio y zinc) y técnicas de unión híbrida de obleas, necesarias para integrar la lógica adicional sin comprometer el espacio.
Por ahora no se trata de un producto comercial, sino de un chip de prueba funcional. Esto implica que no habrá mejoras inmediatas en módulos como DDR5 de próxima generación, ya que el objetivo está puesto en la segunda mitad de la década. La meta es lograr memorias más densas, eficientes y escalables, especialmente para servidores, smartphones y soluciones como HBM destinadas a aceleradores de inteligencia artificial.
El calendario de desarrollo sitúa la finalización de 10a en 2026, con pruebas de calidad en 2027 y producción en masa prevista para 2028. Mientras tanto, la competencia también avanza: SK hynix trabaja en enfoques similares a partir de la generación 10b, mientras Micron explora directamente el camino hacia la 3D DRAM.
Este movimiento encaja con tendencias previas como la adopción de EUV en DRAM o la carrera por HBM4, confirmando que el futuro del sector no depende solo de procesos más pequeños, sino de arquitecturas más inteligentes. El resultado es un cambio profundo en cómo se diseñan las memorias, que sentará las bases de dispositivos más capaces y eficientes en los próximos años..
Fuente: The Elec, The Bell, WCCFtech, TrendForce, Samsung, DigitimesAsia
